verilog 예제

아래 예제는 위의 항상 예제와 기능적으로 동일합니다. 신호 또는 버스를 상수에 연결하기 위해 할당 문도 사용할 수 있습니다. 예를 들어, 8비트 버스 “seg”를 접지에 연결하려는 경우 Verilog-2001은 감도 목록을 설명하기 위한 추가 구문을 도입했습니다. PLI(현재 VPI)를 사용하면 Verilog가 테스트 하네스, 마이크로 컨트롤러의 명령 세트 시뮬레이터, 디버거 등과 같은 C 언어로 작성된 다른 프로그램과 협력할 수 있습니다. 예를 들어 현재 Verilog 작업 또는 함수의 인수를 작성하고 읽는 데 사용되는 C 함수 tf_putlongp() 및 tf_getlongp()를 각각 제공합니다. Verilog의 상수 정의는 너비 매개 변수의 추가를 지원합니다. 기본 구문은 다음과 같은 흥미로운 구조는 투명 래치입니다. 게이트 신호가 “통과”로 설정될 때 입력을 출력에 전달하고 입력을 캡처하고 게이트 신호가 전환될 때 이를 “홀드”로 저장합니다. 게이트가 “홀드”로 설정되어 있는 동안 입력 신호에 관계없이 출력이 안정적으로 유지됩니다. 게이트의 “통과” 수준 아래 예제에서는 if 절의 값이 true인 경우( 즉, 게이트 = 1)입니다. 이것은 “게이트가 사실이라면, 딘은 지속적으로 latch_out에 공급된다”는 것입니다. if 절이 false이면 latch_out의 마지막 값은 유지되며 din 값과 독립적입니다.

Verilog는 발명될 하드웨어 설명 언어중 가장 인기 있는 언어 중 하나였습니다. [인용 필요] 1983년 후반부터 1984년 초사이에 프라부 골, 필 무어비, 치라이 황, 더글러스 웜크가 만들었습니다. [3] 치라이 황은 이전에 하드웨어 설명 LALSD, 교수 S.Y.H. Su에 의해 개발 된 언어에 근무했다, 그의 박사 학위 작업에 대한. [4] 이 프로세스의 문구는 “자동화된 통합 설계 시스템”(나중에 1985년 게이트웨이 설계 자동화로 개명)을 하드웨어 모델링 언어로 하는 것이었습니다. 게이트웨이 설계 자동화는 1990년 케이던스 설계 시스템에 의해 구입되었습니다. 케이던스는 이제 게이트웨이의 Verilog및 Verilog-XL, 향후 10 년 동안 (Verilog 논리 시뮬레이터의) 사실상 표준이 될 HDL 시뮬레이터에 대한 모든 독점 권을 가지고있다. 원래 Verilog는 시뮬레이션을 설명하고 허용하기 위한 것일 뿐이며, 언어가 광범위하게 사용된 후에 물리적으로 실현 가능한 구조(게이트 등)에 대한 언어의 하위 집합의 자동화된 합성이 개발되었습니다. 이들 중 첫 번째에서, 우리는 단순히 단어 또는 쉼표로 대체했습니다.